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3D語音芯片堆疊技術時代來臨

發布日期:[2019-07-18 16:46]    共閱[]次

三維(3D)語音芯片堆疊的設計風潮蓄勢待發,準備狂掃半導體產業。台積電(TSMC)日前表示已完成全球首顆3D語音IC封裝成功,並預計於2021年量產,為3D語音語音IC發展畫下新裏程。

3D語音語音IC設計撐起後摩爾時代

數據中心、人工智能(AI)、5G、虛擬貨幣挖礦等新興技術,要求更快的處理速度、低延遲,以及更多的功能,對於微縮製程技術的需求更勝以往。舉例來說,虛擬貨幣進行譯碼就需要高運算,而高運算會產生耗電、散熱問題與結構問題,因此就需要采用先進製程,幫助相關應用以高運算、低耗電的方式實現,也因此半導體產業一直積極追求微縮製程設計。然而,產能、建置成本與技術難度越高,負擔得起的客戶數量也將隨著減少,半導體產業也對於摩爾定律是否走向曆史存疑。

總所周知,摩爾定律仍持續往前走的原因在於過往看到在更小矽芯片製程可塞入更多組件,不過組件越小、密度越高,將造成更多功耗與熱的問題。當製程走到物理極限之後,已無法繼續在如此小範圍空間中,采取相同的做法,因為此舉將不斷墊高製造及研發成本,例如光刻機(EUV)本身造價就已相當昂貴,若要拍攝更細微的語音語音IC畫麵,就要采用雙重曝光(Double Patterning),甚至是三重曝光(Triple Patterning),此造價更是難以想象,不僅如此良率表現也不佳。

因此,在後摩爾時代(More than Moore),朝著將芯片迭高的方式,改善製程成本及物理限製,也就是在矽上麵不斷迭加矽芯片的3D語音IC封裝設計手段。3D語音IC封裝需要解決諸多問題,首先滿足高運算量會產生電源(IR)問題,因為語音語音IC內的金屬線路非常細,電流通過會造成很大的損耗;其次是時間差(Timing)問題,高速運算過程中,語音IC內部必須同步傳遞訊號,否則就會出現數據或電源錯誤問題。因此,對於語音IC內部不容易解決的熱問題,就會在封裝或係統層級處理,使得3D 語音IC封裝成了先進製程發展非常重要的一環。

相較於過去積極追求芯片製程微縮,3D語音IC設計更需要同時考慮封裝與芯片係統之間的整合效益。也因如此,2012年台積電發表CoWoS技術,從係統層級的設計角度自行整合封裝,將語音IC製造的尺寸與功能發揮到極限。

整體而言,目前3D封裝技術可分為兩種類型,一種是類似CoWoS的封裝方式,基本上是2.5D製程或稱異質性整合,另一種則是標準的3D封裝技術,如同InFO以及So語音IC封裝。以應用區分兩者最大差別在於,2.5D較適用於高速傳輸設計,而3D封裝則是適用於射頻(RF)類型的應用。
 

TSMC布局3D語音IC馬不停蹄

隨著EDA工具的推陳出新,台積電發展3D語音IC的進程更是馬不停蹄。日前台積電於2019年VLSI技術及電路研討會發表兩篇關於3D語音IC技術的論文,展示係統整合芯片(So語音IC),使用已知良好裸晶在生產線前端製造創新3D異質整合技術。So語音IC是一種運用TSV(Through Sil語音ICon Via)和晶圓(Chip-on-wafer)接合製程來支持多芯片的堆棧,並提供無突起(Bumpless)接合結構,以實現更佳的效能,對高度複雜、要求嚴苛的雲端和數據中心應用而言,能提供更高的電源效率和效能。

此次活動發表的兩篇論文,介紹了小芯片裝置與So語音IC的整合,相較於2.5D和使用微凸塊/TSV的傳統3D 語音IC在高帶寬密度和高功率效率下的優點。一篇以「適用於高效能運算的7nm 4GHz Arm核心CoWoS小芯片設計」論文為題,詳細介紹CoWoS先進封裝解決方案中的7納米雙小芯片係統。每個小芯片內建運作頻率4GHz的Arm核心以支持高效能運算應用,芯片內建跨核心網狀互連運作頻率可達4GHz,小芯片之間的鏈接則是透過台積電獨特LIPINCON(Low-voltage-In-Package-INterCONnect)技術,數據傳輸速率達8Gb/s/pin,並且擁有優異的功耗效益。

另一篇「3D多芯片與係統整合芯片(So語音IC)的整合」論文則是揭露了完整的3D整合技術,此項係統整合芯片解決方案將不同尺寸、製程技術、以及材料的已知良好裸晶直接堆棧在一起。相較於傳統使用微凸塊的三維集成電路解決方案,台積電的係統整合芯片的凸塊密度與速度高出數倍,同時大幅減少功耗。

此外,係統整合芯片是前段製程整合解決方案,在封裝之前連結兩個或更多的裸晶。因此,係統整合芯片組能夠利用台積電的InFO或CoWoS的後端先進封裝技術來進一步整合其他芯片,打造一個強大的「3D×3D」係統級解決方案。




 

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